芯片在 2 纳米节点逼近物理极限时，Chiplet 拼接几乎成了唯一出路。UCIe（Universal Chiplet Interconnect Express）想做的是把不同工艺、不同厂商的小芯片像乐高一样拼到同一块封装基板上，看起来简单，但信号完整性这堵隐形墙把这套逻辑顶在了 4 毫米这道边界上。
为什么是 4 毫米这道墙
UCIe 规范把先进封装里的「短距离」一刀切在了 4 毫米以内。这个数字不是审美，是被物理逼出来的——超过 4 毫米，封装基板上的走线就开始出现肉眼看不见的损耗曲线：4 GHz 频率下，每毫米的插入损耗会从 0.3 dB 跳到 1.1 dB。比特流跨过 8 毫米，眼图就被撕得几乎闭合成一条线。
回流路径——被忽视的镜像电流
信号从不只走信号线，它在参考平面里同时走一条镜像回流路径。UCIe 在跨 die 拼接时，参考平面常常被 bump、过孔阵列和硅通孔（TSV）切得支离破碎，回流被迫绕道——每绕 1 微米，回路电感就会涨 1 纳亨，0.1 伏的噪声就直接压到了比特的眼睛里。
过孔 stub 是怎么吃掉 6 dB 的
封装基板里从顶层到信号层的过孔，背面那截用不上的 stub 是高频信号的隐形杀手。在 16 GHz 附近，60 微米长的 stub 能直接把插入损耗拉低 6 dB。UCIe 1.1 规范里建议背钻，但 80% 现有封装厂的产线还没有背钻工序，于是这 6 dB 几乎全被设计端默默吃掉。
串扰——相邻通道的悄悄话
UCIe 标准通道间距设计在 25 微米，对应的近端串扰系数约 -32 dB。当 16 条通道同时翻转时，叠加噪声会让最坏比特的抖动增加 4.2 皮秒——UCIe 留给时序裕量的窗口只有 8.3 皮秒。也就是说，串扰用掉一半预算，剩下的一半还要分给反射和时钟偏差。
阻抗失配——bump 接口的反射
从芯片到封装基板的微凸点（bump）直径 25 微米、间距 45 微米，特征阻抗在 85 欧姆附近跳到基板走线的 92 欧姆，每一次阻抗阶跃都让 4% 的能量反射回去。32 Gbps NRZ 信号下，这种反射会让最远端眼高损失 18%。
UCIe 1.1 怎么回应这堵墙
UCIe 1.1 在物理层加了三个补丁：把侧带边带（sideband）频率提升到 16 GHz、支持 PAM4 替代 NRZ、引入自适应均衡器。三管齐下，理论上把单通道速率从 16 Gbps 推到 32 Gbps，但代价是每条通道增加 0.7 毫瓦功耗——封装层总功耗上涨约 14%。
封装基板为什么成了瓶颈
封装基板的工艺节点已经十年没有跟上逻辑芯片的节奏——有机基板的线宽仍卡在 2-3 微米，而晶圆上早就奔着 7 纳米、5 纳米去了。这种错位让信号完整性问题几乎都堆在了基板这一层：基板上的每一个过孔、每一根走线，都可能变成 Chiplet 互连里的隐形瓶颈。
下一步——共封装光学会不会绕过去
共封装光学（CPO）听起来像绕开这堵墙的捷径，但 UCIe 联盟 2025 年的评估显示，硅光互连的功耗密度是 UCIe 1.1 的 2.3 倍。短期内，信号完整性这道隐形墙还会继续把 Chiplet 设计按在 4 毫米这道边界里，靠均衡器和编码兜底；长期看，玻璃基板和硅光才有可能真正把这道墙挪开。