过去四十年，芯片里所有的电源线和信号线都挤在晶体管的同一面。两边线路在几十纳米尺度上互相让位、互相干扰，每往前走一个工艺节点，工程师就要在「给电」和「传数据」之间重新谈判一遍。到了 3nm 之后，这条老路的边界被卡到几乎没法再让——于是 2024 年开始，几家头部代工厂先后把电源线整体搬到了晶圆的背面，正面只留信号线。这一改法让芯片的功率密度、性能上限、面积利用率三项指标同时跳了一档，被业界视为后 3nm 时代最重要的工艺转折之一。
正面走线的天花板卡在哪里
传统 CMOS 工艺把所有金属互连都堆在晶体管上方，从下到上是一层 M0、一层 M1、一层 M2……一直到顶层厚金属。其中至少两到三层被分配给电源网络——VDD 和 VSS 各占一层或更多，剩余层留给信号线。当线宽走到 5nm、3nm，单根信号线已经细到 20 纳米以下，金属之间的绝缘介质同样薄到极限；电源线为了压住电阻必须放宽，于是电源轨道越做越宽、信号轨道越做越窄。
更棘手的问题叫 IR drop——电流流过金属时自身产生压降，电源从片外走进来要先经过几毫米长的金属层才能抵达深处的晶体管，到了近中央区域已经损失掉 10% 到 15% 的电压。芯片工程师只能靠加宽电源线、加多通孔来补偿，结果就是「电源线越补越胖、信号线越让越瘦」。到了 2nm 节点，这种权衡已经接近物理极限，单纯靠正面再优化排布几乎无法再压出性能空间。
背面供电不是单点改动，是整套工艺流程的重组
把电源搬到背面，听起来只是一次布线的位置调整，实际却要重新设计整套工艺流程。第一步是晶圆减薄：把硅衬底从 700 微米一直磨到 30 微米甚至更薄，露出背面。第二步是在背面沉积重布线层（RDL），把电源网络的粗金属直接刻在这一面。第三步是打穿透硅通孔——一种直径 100 纳米左右的导电柱，从背面一路打到正面晶体管的源漏区，把电送进来。
穿透硅通孔是整个方案里最难做的一环。硅衬底本来是绝缘体，要在几十微米厚的硅片里刻出又深又细的孔，再填满铜而不留空洞、不污染周围的器件，工艺难度比传统硅通孔（TSV）高一个量级。铜的热膨胀系数比硅高，冷却时会把硅撑裂；孔径太粗会占掉大量晶体管空间，孔径太细又填不满；每一道工艺窗口都贴着物理极限走。
性能、功耗、密度同时被改写
背面供电带来的红利体现在三个维度。第一是 IR drop 大幅下降：电源从背面几十微米就能直接抵达晶体管，比从正面走几毫米金属线短了一个数量级，损耗可以压到原来的五分之一到十分之一，电压更稳定，频率能再往上推一档。第二是正面腾出整片布图空间给信号线，互连密度直接翻倍，逻辑单元之间能拉更宽的走线，时序裕量也跟着改善。第三是背面可以单独优化电源层——选用更厚的铜、更粗的 RDL，不再受制于正面那点垂直空间。
具体到数字层面，把 IR drop 从 15% 压到 3% 以下，等价于让芯片在相同功耗下频率提升 8% 到 12%；同时单位面积逻辑密度再涨 10% 到 15%。对于数据中心里动辄几十万颗芯片的训练集群，这种叠代升级带来的总能耗降幅相当可观。
背面供电也带来新难题
背面供电不是没有代价。晶圆减薄后的机械强度大幅下降，翘曲风险升高；穿透硅通孔的电阻叠加之后反而限制了大电流场景；背面 RDL 与封装的凸点、散热盖板的匹配也需要重新设计。同时，原本能在正面一次性完成的设计-验证-制造流程，被拆成「先做正面、再做减薄与背面」两段，中间增加了不少良率风险点。
更现实的是成本。晶圆减薄、硅通孔刻蚀、背面沉积都需要全新的工艺设备，单台晶圆键合机或硅通孔刻蚀机的价格都在千万美元级别；良率爬坡也比传统工艺长——业界普遍认为，背面供电从研发样品到稳定量产，至少要走 18 到 24 个月。这意味着这项工艺会先在最高端的旗舰产品上落地，再逐步下沉到主流节点。
对芯片设计者意味着什么
背面供电一旦量产，芯片架构师的工具箱会显著扩容。原本因为正面 IR drop 被压得死死的电压裕量，现在可以挪一部分给频率或者面积；原本受限于电源线竞争而无法铺开的 SRAM 阵列，可以设计得更密；原本为了绕开电源线而走的迂回信号路径，可以拉直。当面积、性能、功耗同时给出余量，体系结构层面的创新空间会被打开——比如更大的片上缓存、更激进的时钟树、更宽的片上网络总线，都会在新工艺下重新具备可行性。
EDA 工具链也要跟着调整。标准单元的电源引脚从正面改到背面之后，时序分析、电源完整性分析、布局布线算法都要重写版；现有的 IR drop 分析工具默认电源从正面来，需要扩展为双面仿真。几家主要 EDA 厂商已经在 2024 年开始陆续上线面向 BSPDN 的更新模块，但完整闭环的工具链还在打磨中。
从单点改动到工艺分水岭
把电源搬到背面之所以被视为工艺分水岭，是因为它不再是单一参数的优化，而是整套工艺架构的转向。从平面 CMOS 到 FinFET、从 FinFET 到 GAA 纳米片，每一次架构跳跃都伴随一代新的设计哲学；背面供电对应的是「把电源与信号从共面解耦为分层」，这种解耦把正面工艺从「同时管两件事」解放成「只管一件事」，物理空间一下子被释放出来。
往后看，背面供电只是第一步。再下一代工艺甚至可能让「背面」本身也变成多层堆栈，从三维维度彻底释放互连空间——2.5D、3D 堆叠与 BSPDN 一起，把「芯片」从一个平面几何体演化为真正的立体工程对象。每一代工程师负责把自家节点的极限往前推一格，而 BSPDN 这一格，是过去十年里最显眼的一格。