2026 年初，半导体行业正被两股力量同时改写。一边是芯片设计从单片巨型 die 转向 2.5D 小芯片(chiplet)异构集成，一边是大语言模型悄悄走进原本只属于资深工程师的 EDA 工具链。两条看似独立的曲线，在最新这篇综述里被放到同一张图上讨论，结论是：未来十年的硬件设计与安全，可能要一起被重新审视。
这篇发表于 2026 年 8 月的综述(arXiv:2608.05063)把“chiplet 革命 + LLM 介入设计”看成一次耦合事件，而不是两条并行新闻。当设计工具本身学会了“大模型的语言”，硬件安全的研究边界、攻防对手与威胁面，都会发生改变。
一、把一颗大芯片拆成几片“小拼图”
过去十几年，芯片性能增长很大一部分依赖“单 die 越做越大”。但当工艺推进到 5nm、3nm 量级，单 die 的良率、功耗和成本压力同步上升。于是业界开始换思路：把原本一颗大芯片拆成多个功能小芯片(chiplet)，再用先进封装把它们拼到同一块 2.5D 中介层上。
这种方式好处很多——不同 die 可以由不同代工厂、不同工艺节点制造，单个 die 体积变小、良率提高，整体功耗与成本也更可控。从 AMD 的服务器 CPU，到英特尔的 Sapphire Rapids，再到 TSMC 的 CoWoS 封装，几乎所有头部玩家都已押注这条路径。
chiplet 也让设计模式变了。一颗系统级芯片不再是某个 IP 核的简单拼接，而是一张由多个独立设计方共同维护的芯片网络。每个小 die 都有自己的接口、协议、保护机制。整体安全性不再是“一条总线的问题”，而是“一组互不信任的伙伴如何合作”的问题。
二、当 LLM 走进 EDA 工具链
另一件正在发生的事情是：大模型开始动手写硬件代码了。Verilog / SystemVerilog 这类硬件描述语言，本身就比 C / Python 更“形式化”，对代码生成模型来说甚至比软件代码更适合做形式校验。综述里调研了 2024 到 2026 年间一系列 LLM 在 EDA 流程里的工作：
从 RTL 自动生成、断言插入、SDC 时序约束补全，到后期的布局布线辅助、漏洞扫描、修复合规违例，模型几乎已经能在每一步给工程师提供可用的草稿。这意味着原本需要资深工程师数周的手工工作，可以在几小时内被一版半自动结果顶替。
但这里有一个细微的麻烦：模型生成的代码，看起来像人写的，却不一定是“安全地”写出来的。攻击面研究这些年已经从纯软件拓展到硬件侧——例如一行精心设计的 Verilog，就可能在综合后制造一个难以察觉的侧信道；或者一段被污染的 RTL 在仿真里全过，却在后端实现阶段埋下硬件木马。
三、这意味着什么
把 chiplet 与 LLM 这两条线放在一起看，会出现一个不太常被讨论的问题：当 AI 参与生成硬件的那一刻，硬件知识产权怎么保护？过去芯片的安全假设是“我知道我的每一行 RTL 是谁写的、为什么这么写”。一旦代码里有 30% 来自模型的输出、再加上 30% 来自开源的 chiplet 参考设计，那么“设计意图”本身就变得更难以审计。
综述给出的答案是：硬件安全研究要从“找出具体漏洞”转向“追溯每一段代码的来源”。这需要在 EDA 工具里增加出处追踪、训练数据脱敏，以及对模型输出做形式化校验——这些方向并不新，但真正被列入硬件设计主线流程，是这一两年的事。
至于 chiplet 一侧，文章强调未来会涌现出“硬件零信任”模型：每个 die 不再默认彼此安全，必须在接口层验证对方行为。这种设计哲学类似云计算里的零信任，但落地到一颗封装好的芯片内部，约束更紧、调试更难。
短期看，普通读者不会有体感。长期看，下一代旗舰处理器、AI 加速卡、汽车 SoC 的形态，很可能就是这些讨论的产物。芯片不再只是一颗晶体，而是多个小芯片、一组 LLM 工具、一整套安全协议共同协作的结果。下一次你听到“硬件漏洞”时，看到的也已经不只是“门的问题”，而是模型与人共同写出来的代码所构成的全新边界。